Early Stage DRC Prediction Using Ensemble Machine Learning Algorithms

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Date

2022-10-12

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R. Islam, "Early Stage DRC Prediction Using Ensemble Machine Learning Algorithms Prédiction de la DRC à un stade précoce à l’aide d’un ensemble d’algorithmes d’apprentissage machine," in IEEE Canadian Journal of Electrical and Computer Engineering, 2022, doi: 10.1109/ICJECE.2022.3200075.

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Abstract

At leading technology nodes, the industry is facing a stiff challenge to make profitable integrated circuits (ICs). One of the primary issues is the design rule checking (DRC) violation. This research cohort with the DARPA IDEA program aims for “no-human-in-the-loop” and 24-h turnaround time to implement an IC from design specifications. In order to reduce human effort, this work introduces the ensemble random forest, gradient boosting, and Adaboost algorithms to predict DRC violations before detailed routing, which is considered the most time-consuming step in an IC design flow. In addition, this work identifies the features that critically impact DRC violations. The proposed algorithm has a 2% better F1-score compared to the existing support-vector machine (SVM) classifiers. The proposed ensemble approach has up to an area-under-the-curve– receiver operating characteristics (AUC–ROC) curve mean of 0.940 with ± 0.011 standard deviation compared to the state-of-the-art SVM classifier with an AUC–ROC curve mean of 0.854 with ± 0.01 standard deviation. The proposed ensemble approach exhibits up to 28.7% better DRC violation prediction rate compared to those using SVM algorithms on the test data. In addition, the proposed gradient boosting algorithm requires 37.5× lower average training time and 50× lower average testing time compared to the existing SVM methodologies. Résumé— Dans les nœuds technologiques de pointe, l’industrie doit relever un défi de taille pour fabriquer des circuits intégrés (CI) rentables. L’un des principaux problèmes est la vérification de la violation des règles de conception (DRC). Cette cohorte de recherche du programme IDEA de la DARPA a pour objectif d’implémenter un circuit intégré à partir des spécifications de conception sans intervention humaine dans la boucle et dans un délai de 24 heures. Afin de réduire l’effort humain, ce travail introduit les algorithmes de forêt aléatoire d’ensemble, amplification de gradient et d’Adaboost pour prédire les violations de DRC avant le routage détaillé, qui est considéré comme l’étape la plus longue dans un flux de conception de CI. En outre, ce travail identifie les caractéristiques qui ont un impact critique sur les violations de la DRC. L’algorithme proposé obtient un score F1 supérieur de 2 % à celui des classificateurs SVM (Machine à Vecteur de Support) existants. L’approche d’ensemble proposée présente une zone sous la courbe - caractéristiques de fonctionnement du récepteur (AUC-ROC) moyenne de 0,940 avec un écart type de ± 0,011 par rapport au classificateur SVM de pointe dont la moyenne de la courbe AUC-ROC est de 0,854 avec un écart type de ± 0,01. L’approche d’ensemble proposée présente un taux de prédiction de violation de la DRC jusqu’à 28,7 % supérieur à celui des algorithmes SVM sur les données de test. En outre, l’algorithme d’amplification du gradient proposé nécessite un temps d’entrainement moyen 37,5 fois inférieur et un temps de test moyen 50 fois inférieur par rapport aux méthodologies SVM existantes.